Apple vừa đạt thỏa thuận với Intel để sản xuất chip tại Mỹ, giảm phụ thuộc vào TSMC. Nhưng khi một công ty thiết kế chip giao bản vẽ cho nhà máy gia công, bên trong quy trình đó thực sự diễn ra những gì để biến file thiết kế thành hàng triệu con chip hoạt động? Đây là hành trình từ GDSII đến silicon, cũng là lĩnh vực Intel đang cạnh tranh trực tiếp với TSMC.

Bước 1: Từ thiết kế đến tape-out

Mọi con chip bắt đầu từ một file GDSII (hoặc OASIS), định dạng mô tả chính xác vị trí từng transistor, dây dẫn và via trên hàng chục lớp kim loại. Khi Apple hoàn tất thiết kế chip dòng M, hãng gửi file này cho nhà máy gia công, đánh dấu thời điểm gọi là "tape-out", thuật ngữ có từ thời dữ liệu còn được ghi lên băng từ. Nhà máy gia công chạy bước kiểm tra DRC (Design Rule Check) để bảo đảm thiết kế tuân thủ các giới hạn vật lý của quy trình sản xuất, như khoảng cách tối thiểu giữa hai dây dẫn hay kích thước nhỏ nhất của transistor.

Bước 2: Tạo mask, khuôn dùng cho quang khắc

Từ file GDSII, nhà máy gia công tạo ra bộ photomask, tức các tấm kính thạch anh phủ hoa văn chrome với độ chính xác cực cao. Mỗi lớp của chip cần một mask riêng, và một chip hiện đại có thể cần 80 đến 100 mask. Với quy trình 18A của Intel, các mask quan trọng nhất phải tương thích với hệ thống quang khắc EUV (cực tím xa) có bước sóng chỉ 13,5nm. Chi phí một bộ mask hoàn chỉnh ở node tiên tiến có thể lên tới 20 triệu USD. Vì vậy, nhà máy gia công chỉ có lãi khi sản xuất với số lượng lớn.

Bước 3: Quang khắc và ăn mòn, lặp lại hàng chục lần

Quy trình sản xuất chip là một vòng lặp: phủ chất cảm quang lên wafer silicon, chiếu ánh sáng qua mask để "in" hoa văn, rồi dùng hóa chất hoặc plasma để khắc bỏ phần không cần thiết. Quy trình này được lặp lại với từng lớp. Ở node 18A, Intel sử dụng kiến trúc RibbonFET (Gate-All-Around) thay cho FinFET truyền thống: thay vì cổng transistor chỉ bao quanh ba mặt của kênh dẫn, RibbonFET ôm trọn cả bốn mặt, giúp kiểm soát dòng điện chính xác hơn và giảm rò rỉ. Công nghệ thứ hai là PowerVia: đường cấp nguồn được đặt ở mặt sau wafer thay vì chen chúc với dây tín hiệu ở mặt trước, giống như xây một tòa nhà với hệ thống điện đi dưới sàn thay vì chạy trên trần.

Bước 4: Kiểm tra, cắt và đóng gói

Sau khi hoàn tất toàn bộ các lớp, một wafer ở quy trình tiên tiến thường mất 3 đến 4 tháng để xử lý xong. Khi đó, từng die trên wafer sẽ được kiểm tra điện bằng đầu dò. Die lỗi bị đánh dấu. Các die đạt chuẩn được cắt ra rồi đóng gói: gắn lên substrate, nối dây (wire bonding) hoặc dùng kỹ thuật flip-chip, sau đó phủ lớp epoxy bảo vệ. Với chip Apple Silicon, quy trình đóng gói tiên tiến như CoWoS hoặc Foveros cho phép xếp chồng nhiều die (CPU, GPU, bộ nhớ cache) trong cùng một package.

Vì sao cuộc đua gia công chip khó đến vậy?

Xây một nhà máy fab mới tốn 20 đến 30 tỷ USD và mất 3 đến 5 năm. Nhưng vốn không phải rào cản lớn nhất. Cái khó là nâng yield, tức tỷ lệ chip đạt chuẩn trên mỗi wafer, lên mức đủ cao để có lãi. TSMC mất nhiều năm tối ưu để đạt yield trên 80% cho quy trình 3nm. Intel đang phải chứng minh 18A-P có thể đạt mức tương đương khi bước vào giai đoạn sản xuất thử nghiệm có rủi ro cao (risk production) vào tháng 6/2026. Nếu yield chỉ đạt 50%, chi phí trên mỗi con chip đạt chuẩn sẽ đội lên gấp đôi. Khi đó, Apple khó chấp nhận mức giá này nếu TSMC vẫn đáp ứng được nhu cầu.